Verilogはじめの一歩です - toshi

module bgate(A,B,C,X);
input A,B,C;
output X;

wire A,B,C,X;

assign X=(A|B) & ~C;

endmodule

だとさ。

module モジュール名(ポート名、...);
ポートのIOの宣言；
モジュール内信号の宣言；
回路機能の定義；

endmodule

wireにはどんな意味？
モジュール内部の信号線の宣言ってことらしい。