PLD

Verilog 4ビット加算器

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module adder(A , B , X ,carry); input [3:0] A , B ; output [3:0] X ; output carry ;wire [3:0] A , B , X ; wire carry ;assign {carry , X} = A + B ; endmodule

Verilogはじめの一歩です

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http://monoist.atmarkit.co.jp/fembedded/articles/eledrill3/3term/02/eledrill3_02.html module bgate(A,B,C,X); input A,B,C; output X; wire A,B,C,X; assign X=(A|B) & ~C; endmodule だとさ。 module モジュール名(ポート名、...); ポートのIOの宣言…